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dc.creatorPereira, Thiago Felski-
dc.creator.IDCPF:04835864980por
dc.creator.Latteshttp://lattes.cnpq.br/7139250183380219por
dc.contributor.advisor1Zeferino, Cesar Albenes-
dc.contributor.advisor1IDCPF:65254856068por
dc.contributor.advisor1Latteshttp://lattes.cnpq.br/9888386354516064por
dc.contributor.referee1Wangham, Michelle Silva-
dc.contributor.referee1IDCPF:45153507220por
dc.contributor.referee1Latteshttp://lattes.cnpq.br/8951163088992771por
dc.contributor.referee2Ramirez, Alejandro Rafael Garcia-
dc.contributor.referee2IDCPF:00449367967por
dc.contributor.referee2Latteshttp://lattes.cnpq.br/7650712967257738por
dc.contributor.referee3Teive, Raimundo Celeste Ghizoni-
dc.contributor.referee3IDCPF:5399242397200por
dc.contributor.referee3Latteshttp://lattes.cnpq.br/6094793991932450por
dc.contributor.referee4Kreutz, Márcio Eduardo-
dc.contributor.referee4IDCPF:58534296049por
dc.contributor.referee4Latteshttp://lattes.cnpq.br/6374279398246756por
dc.date.accessioned2015-08-26T18:41:52Z-
dc.date.available2013-05-21-
dc.date.issued2012-09-04-
dc.identifier.citationPEREIRA, Thiago Felski. Mechanisms to provide fault tolerance to a network-on-chip. 2012. 79 f. Dissertação (Mestrado em Computação Aplicada) - Universidade do Vale do Itajaí, Itajaí, 2012.por
dc.identifier.urihttps://siaiap39.univali.br/repositorio/handle/repositorio/1009-
dc.description.resumoA redução constante do tamanho dos componentes dos sistemas integrados em um único chip, assim como o aumento da frequência de operação, faz com que tais sistemas estejam cada vez mais suscetíveis a fontes de ruído internas e externas. Esses ruídos podem provocar uma falha em algum componente, afetando o funcionamento do sistema como um todo. Os futuros sistemas integrados com dezenas de núcleos serão baseados em Redes-em-Chip e irão demandar redes que sejam capazes de detectar uma falta e evitar que esta leve a uma falha do sistema e ao mau funcionamento da aplicação. Nesse contexto, este trabalho buscou avaliar soluções para aumentar a confiabilidade e a disponibilidade de uma Rede-em-Chip, a rede SoCIN System-on-Chip Interconnection Network, por meio da implementação de mecanismos para detecção e correção de erros nessa rede. Foram implementadas técnicas de redundância espacial e de informação no roteador da rede SoCIN de modo a protegê-la contra faltas transientes do tipo SEU Single Event Upset que são faltas que podem provocar a inversão de um valor em elementos de memória presentes no roteador. A implementação das técnicas acarretaram em sobrecustos de 35,47% em silício e 6,46% em dissipação de potência em comparação ao roteador sem a implementação dessas técnicas de tolerância a faltaspor
dc.description.abstractThe constant reduction in the size of components of integrated circuits, as well as the growing operating frequency, increases the vulnerability to internal and external noise sources. These noises can cause a failure in any component, affecting the functioning of the system as a whole. Future Systems-on-Chip with dozens of cores will be based on Networks-on-Chip (NoCs), and will require networks that are able to detect a failure and avoid that this failure leads to a system failure and an application malfunction. In this context, this work aims at evaluating solutions to increase the reliability and availability of a SoCIN NoC, implementing mechanisms for error detection and correction on that network. In this work, spatial redundancy techniques were implemented in the registers of the routers in order to protect the network against Single Event Upset faults wich are faults that can invert the value of memory elements present in the router. The implementation of the techniques had a silicon overhead of 35,47% and a power dissipation overhead of 6,46% when compared to the original router, where no fault tolerance techniques were implementedeng
dc.description.sponsorshipCoordenação de Aperfeiçoamento de Pessoal de Nível Superior-
dc.formatapplication/pdfpor
dc.thumbnail.urlhttps://siaiap30.univali.br/tede/retrieve/3214/Thiago%20Felski%20Pereira-2012.pdf.jpg*
dc.languageporpor
dc.publisherUniversidade do Vale do Itajaípor
dc.publisher.departmentComputação Aplicadapor
dc.publisher.countryBRpor
dc.publisher.initialsUNIVALIpor
dc.publisher.programMestrado em Computação Aplicadapor
dc.rightsAcesso Abertopor
dc.subjectRedes-em-Chippor
dc.subjectTolerância a Faltaspor
dc.subjectModelo de Erropor
dc.subjectNetworks-on-Chipeng
dc.subjectFault Toleranceeng
dc.subjectError Modeleng
dc.subjectRedes de computaçãopor
dc.subject.cnpqCNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAOpor
dc.titleMecanismos para provimento de tolerância a faltas em uma rede-em-chippor
dc.title.alternativeMechanisms to provide fault tolerance to a network-on-chipeng
dc.typeDissertaçãopor
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